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RISC-V (prononcé en anglais « RISC five » et signifiant « RISC cinq ») est une architecture de jeu d'instructions (instruction set architecture ou ISA) RISC ouverte et libre, disponible en versions 32, 64 et 128 bits. Ses spécifications sont ouvertes et peuvent être utilisées librement par l'enseignement, la recherche et l'industrie. Les specifications sont ratifiées de façon ouverte par la communauté internationale des développeurs.

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  • RISC-V (prononcé en anglais « RISC five » et signifiant « RISC cinq ») est une architecture de jeu d'instructions (instruction set architecture ou ISA) RISC ouverte et libre, disponible en versions 32, 64 et 128 bits. Ses spécifications sont ouvertes et peuvent être utilisées librement par l'enseignement, la recherche et l'industrie. Les specifications sont ratifiées de façon ouverte par la communauté internationale des développeurs. RISC-V est implémenté dans différents SoC, à destination de l'embarqué, des objets connectés (supportés par différents systèmes temps réel ou à destination de l'embarqué, tels que Arduino, FreeRTOS, HarmonyOS, LiteOS, NuttX, RT-Thread, , Zephyr…), d'ordinateurs légers sous formes de SBC, généralement avec Linux (Debian, Fedora, Ubuntu) ou encore des variantes d'OpenWrt, ainsi qu'Haiku, FreeBSD, NetBSD et OpenBSD et de serveurs, et un projet européen initié en 2019, vise à l'utiliser dans des supercalculateurs domestiques comme accélérateurs au sein de SoC basse consommation développés localement et fonctionnant sous GNU/Linux, comme la grande majorité des supercalculateurs. (fr)
  • RISC-V (prononcé en anglais « RISC five » et signifiant « RISC cinq ») est une architecture de jeu d'instructions (instruction set architecture ou ISA) RISC ouverte et libre, disponible en versions 32, 64 et 128 bits. Ses spécifications sont ouvertes et peuvent être utilisées librement par l'enseignement, la recherche et l'industrie. Les specifications sont ratifiées de façon ouverte par la communauté internationale des développeurs. RISC-V est implémenté dans différents SoC, à destination de l'embarqué, des objets connectés (supportés par différents systèmes temps réel ou à destination de l'embarqué, tels que Arduino, FreeRTOS, HarmonyOS, LiteOS, NuttX, RT-Thread, , Zephyr…), d'ordinateurs légers sous formes de SBC, généralement avec Linux (Debian, Fedora, Ubuntu) ou encore des variantes d'OpenWrt, ainsi qu'Haiku, FreeBSD, NetBSD et OpenBSD et de serveurs, et un projet européen initié en 2019, vise à l'utiliser dans des supercalculateurs domestiques comme accélérateurs au sein de SoC basse consommation développés localement et fonctionnant sous GNU/Linux, comme la grande majorité des supercalculateurs. (fr)
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  • Yunsup Lee (fr)
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  • Akinori Kanasugi (fr)
  • Andrew Shell Waterman (fr)
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  • Anthony J Dos Reis (fr)
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  • David A Patterson (fr)
  • David A. Patterson (fr)
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  • Johannes Geier (fr)
  • John L Hennessy (fr)
  • John L. Hennessy (fr)
  • Krste Asanović (fr)
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  • 胡振波 (fr)
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  • Morgan Kaufmann series in computer architecture and design (fr)
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  • Prototype de processeur utilisant l'architecture RISC-V en janvier 2013 (fr)
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  • registres de contrôle et statut (fr)
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  • Maixduino : faites de l’IA sur un processeur RISC-V (fr)
  • Fast RTL-based fault injection framework for RISC-V cores (fr)
  • Analyzing the RISC-V Instruction Set Architecture (fr)
  • Computer Organization and Design RISC-V Edition (fr)
  • Computer architecture : a quantitative approach (fr)
  • Design of the RISC-V Instruction Set Architecture (fr)
  • Porting NetBSD to the RISC-V (fr)
  • RISC-V Assembly Language: Programmer Manual Part I (fr)
  • RISC-V assembly language (fr)
  • RISC-V架构与嵌入式开发快速入门 (fr)
  • The RISC-V Instruction Set Manual — Volume II: Privileged Architecture (fr)
  • Hardware acceleration for elementary functions and RISC-V processor (fr)
  • RISC-V原典 : オープン・アーキテクチャのススメ (fr)
  • Enabling Accelerator-SoC Co-design Using RISC-V Chipyard (fr)
  • Enhanced Virtual Prototyping: Featuring RISC-V Case Studies (fr)
  • The RISC-V Instruction Set Manual — Volume I: Unprivileged ISA (fr)
  • Modern Computer Architecture and Organization : Learn X86, ARM, and RISC-V Architectures and the Design of Smartphones, PCs, and Cloud Servers (fr)
  • Conception d'un microcontrôleur multi-cores à cœurs RISC-V Initiation à la conception d'un microcontrôleur exploitant les Shields de l'Arduino (fr)
  • Instruction Sets Should Be Free: The Case For RISC-V (fr)
  • 手把手教你设计CPU：RISC-V处理器篇 (fr)
  • On-Board Decision Making in Space with Deep Neural Networks and RISC-V Vector Processors (fr)
  • An integrated machine code monitor for a RISC-V processor on an FPGA (fr)
  • Maixduino : faites de l’IA sur un processeur RISC-V (fr)
  • Fast RTL-based fault injection framework for RISC-V cores (fr)
  • Analyzing the RISC-V Instruction Set Architecture (fr)
  • Computer Organization and Design RISC-V Edition (fr)
  • Computer architecture : a quantitative approach (fr)
  • Design of the RISC-V Instruction Set Architecture (fr)
  • Porting NetBSD to the RISC-V (fr)
  • RISC-V Assembly Language: Programmer Manual Part I (fr)
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  • The RISC-V Instruction Set Manual — Volume II: Privileged Architecture (fr)
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  • RISC-V原典 : オープン・アーキテクチャのススメ (fr)
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  • Enhanced Virtual Prototyping: Featuring RISC-V Case Studies (fr)
  • The RISC-V Instruction Set Manual — Volume I: Unprivileged ISA (fr)
  • Modern Computer Architecture and Organization : Learn X86, ARM, and RISC-V Architectures and the Design of Smartphones, PCs, and Cloud Servers (fr)
  • Conception d'un microcontrôleur multi-cores à cœurs RISC-V Initiation à la conception d'un microcontrôleur exploitant les Shields de l'Arduino (fr)
  • Instruction Sets Should Be Free: The Case For RISC-V (fr)
  • 手把手教你设计CPU：RISC-V处理器篇 (fr)
  • On-Board Decision Making in Space with Deep Neural Networks and RISC-V Vector Processors (fr)
  • An integrated machine code monitor for a RISC-V processor on an FPGA (fr)
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  • Control/Status Register (fr)
  • Google ATAP (fr)
  • Wait state (fr)
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  • 成田光彰 (fr)
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  • Springer (fr)
  • Elsevier (fr)
  • Éditions universitaires européennes (fr)
  • Morgan Kaufmann (fr)
  • Packt Publishing (fr)
  • UC Berkeley, HPCA (fr)
  • SpringerLink (fr)
  • Electrical Engineering and Computer SciencesUniversity of California at Berkeley (fr)
  • Masterarbeit Technische Universität (fr)
  • McGill University Libraries (fr)
  • SHAKTI Development Team (fr)
  • The University of North Carolina (fr)
  • Western Washington University Computer Science Department (fr)
  • 人民邮电出版社 (fr)
  • 日経BP (fr)
  • CS Division, EECS Department, University of California, Berkeley (fr)
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  • Document Version 20191213 (fr)
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  • RISC-V (prononcé en anglais « RISC five » et signifiant « RISC cinq ») est une architecture de jeu d'instructions (instruction set architecture ou ISA) RISC ouverte et libre, disponible en versions 32, 64 et 128 bits. Ses spécifications sont ouvertes et peuvent être utilisées librement par l'enseignement, la recherche et l'industrie. Les specifications sont ratifiées de façon ouverte par la communauté internationale des développeurs. (fr)
  • RISC-V (prononcé en anglais « RISC five » et signifiant « RISC cinq ») est une architecture de jeu d'instructions (instruction set architecture ou ISA) RISC ouverte et libre, disponible en versions 32, 64 et 128 bits. Ses spécifications sont ouvertes et peuvent être utilisées librement par l'enseignement, la recherche et l'industrie. Les specifications sont ratifiées de façon ouverte par la communauté internationale des développeurs. (fr)
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