| Property |
Value |
| dbo:abstract
|
- L’analyse temporelle statique (en anglais : static timing analysis, TSA) est une méthode d'évaluation de la fréquence de fonctionnement d'un circuit intégré. Contrairement à l'analyse dynamique, elle ne nécessite pas l'usage de vecteur de test ni de simulation.Elle repose sur le calcul et l'addition des délais de chaque porte logique élémentaire d'un circuit. L'analyse temporelle statique permet de calculer le plus long chemin logique d'un circuit, le chemin critique.En outre, elle permet de vérifier que les données reçues par un élément synchrone sont stables au moment où celui-ci reçoit un coup d'horloge. Ceci permet d'éviter des erreurs de hold ou de setup. (fr)
- L’analyse temporelle statique (en anglais : static timing analysis, TSA) est une méthode d'évaluation de la fréquence de fonctionnement d'un circuit intégré. Contrairement à l'analyse dynamique, elle ne nécessite pas l'usage de vecteur de test ni de simulation.Elle repose sur le calcul et l'addition des délais de chaque porte logique élémentaire d'un circuit. L'analyse temporelle statique permet de calculer le plus long chemin logique d'un circuit, le chemin critique.En outre, elle permet de vérifier que les données reçues par un élément synchrone sont stables au moment où celui-ci reçoit un coup d'horloge. Ceci permet d'éviter des erreurs de hold ou de setup. (fr)
|
| dbo:wikiPageID
| |
| dbo:wikiPageLength
|
- 1969 (xsd:nonNegativeInteger)
|
| dbo:wikiPageRevisionID
| |
| dbo:wikiPageWikiLink
| |
| prop-fr:wikiPageUsesTemplate
| |
| dct:subject
| |
| rdfs:comment
|
- L’analyse temporelle statique (en anglais : static timing analysis, TSA) est une méthode d'évaluation de la fréquence de fonctionnement d'un circuit intégré. Contrairement à l'analyse dynamique, elle ne nécessite pas l'usage de vecteur de test ni de simulation.Elle repose sur le calcul et l'addition des délais de chaque porte logique élémentaire d'un circuit. (fr)
- L’analyse temporelle statique (en anglais : static timing analysis, TSA) est une méthode d'évaluation de la fréquence de fonctionnement d'un circuit intégré. Contrairement à l'analyse dynamique, elle ne nécessite pas l'usage de vecteur de test ni de simulation.Elle repose sur le calcul et l'addition des délais de chaque porte logique élémentaire d'un circuit. (fr)
|
| rdfs:label
|
- Analyse temporelle statique (fr)
- Static timing analysis (en)
- 静态时序分析 (zh)
|
| rdfs:seeAlso
| |
| owl:sameAs
| |
| prov:wasDerivedFrom
| |
| foaf:isPrimaryTopicOf
| |
| is dbo:wikiPageWikiLink
of | |
| is oa:hasTarget
of | |
| is foaf:primaryTopic
of | |
